VHDL Ref

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VHDL Ref: Il Riferimento Sintassi Essenziale per Progettisti FPGA e ASIC

Costruito da ingegneri per ingegneri. Traduci istantaneamente costrutti tra VHDL e Verilog con un dizionario completo e ricercabile progettato per lo sviluppo hardware professionale e la padronanza accademica.

Editore

squishLogic LLC

Categoria

Reference

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Valutazione

3.6/5

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1

Specifiche di Ingegneria a Colpo d'Occhio

Scopri l'interfaccia usata da 81K+ utenti.

Elenco alfabetico di parole chiave VHDL e Verilog nell'interfaccia di ricerca dell'app VHDL Ref

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Uno screenshot dell'app VHDL Ref che mostra i dettagli per la parola chiave assert, incluso il suo equivalente Verilog e un esempio di codice.

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Interfaccia dell'app VHDL Ref che mostra le opzioni di filtro per gli elementi linguistici VHDL e Verilog

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Progettato per l'Efficienza nella Progettazione Hardware

Gli strumenti che rendono questa app unica, scelti da 81K+ utenti.

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Riferimento Incrociato Bilingue

Trova istantaneamente l'equivalente VHDL per qualsiasi costrutto Verilog e viceversa, perfetto per ingegneri che gestiscono progetti legacy multilingua.

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Dizionario Tecnico Ricercabile

Accedi istantaneamente a ogni parola chiave, operatore e tipo di dato senza dover consultare ingombranti manuali PDF o cercare documentazione online inaffidabile.

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Snippet di Logica Verificati

Ottieni esempi di codice pratici per ogni riferimento per garantire l'accuratezza della sintassi e ridurre gli errori di sintesi nei tuoi progetti di logica digitale.

Info sull'app

Tutto quello che devi sapere su VHDL Ref.

Descrizione

A quick reference manual for the two most popular Hardware Description Languages (HDL): VHDL and Verilog. This app is written by engineers, for engineers. For every construct in VHDL, provides the equivalent in Verilog, and vice-versa. Experienced custom digital logic designer for FPGA or ASIC? Electrical engineering student just learning the ropes? This app is for you. + Searchable dictionary of every keyword, operator, and data type for both languages. + Handbook provides simple example for every single reference + Common functions in each language + All pre-defined attributes for VHDL + All primitive gates and drive strengths for Verilog + Filter by language (VHDL, Verilog, or both) + Filter by language elements (keywords, operators, attributes, data types, etc.)

Ultima versione

2.1

Dimensione

1.3 MB

Data di lancio

10 feb 2011

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